`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date: 2022/08/16 15:37:19
// Design Name: 
// Module Name: sync_reset
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module sync_reset(
    input clk,
    input rst,
    output sync_rst
    );

reg [1:0] rst_r;

always @(posedge clk or posedge rst)
    if (rst)
        rst_r <= 2'b11;
    else
        rst_r <= {1'b0, rst_r[1]};

assign sync_rst = rst_r[0];

endmodule
